A high or low temperature compensation bandgap reference voltage with pre-regulated voltage circuit

Xiaoxuan LIU; Haisong LI; Tianjiao CAO; Ting LI

doi:10.1051/jnwpu/20224061360

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Volume 40 / No 6 (December 2022)

JNWPU, 40 6 (2022) 1360-1365

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Issue		JNWPU Volume 40, Number 6, December 2022


Page(s)		1360 - 1365
DOI		https://doi.org/10.1051/jnwpu/20224061360
Published online		10 February 2023

JNWPU 2022, 40(6): 1360–1365

A high or low temperature compensation bandgap reference voltage with pre-regulated voltage circuit

预稳压高低温补偿高精度带隙基准电压源

Xiaoxuan LIU (刘晓轩), Haisong LI (李海松) (1041605396@qq.com), Tianjiao CAO (曹天骄) and Ting LI (李婷)

Xi'an Microelectronic Technology Institute, Xi'an 710071, China

Received: 9 February 2022

Abstract

分析了带隙基准电压分段补偿技术与基本原理, 提出一种具有预稳压功能的高低温补偿带隙基准电路。应用高低温补偿电路优化了温度系数, 设置预稳压电路提高了带隙基准电路的电源抑制比。基于0.35 μm标准CMOS工艺设计并绘制了电路及版图。仿真结果表明, 在-55~125℃范围内, 温漂系数仅为1.8×10^-6/℃; 电源抑制比为-84.6 dB(在1 kHz下); 在2.6~5 V的电源幅度范围下, 电源抑制性能为19.6 μV/V。该电路可应用于高精度系统设计中。

摘要

The paper analyzes the principles of piecewise compensation technology and then proposes a high or low temperature compensation bandgap reference circuit that has pre-regulated voltage. The high or low temperature compensation circuit is utilized to optimize the power supply rejection ratio and the temperature drift coefficient. The standard 0.35 μm CMOS process is used to design the circuit and its layout. The simulation results show that the temperature drift coefficient is 1.8×10^-6/℃ in the range from -55 to 125℃, that the power supply rejection ratio is -84.6 dB at 1 kHz and that the power supply rejection performance is only 19.6 μV/V.

Key words: piecewise compensation / pre-regulated voltage circuit / bandgap reference / temperature drift

关键字 : 分段补偿 / 预稳压电路 / 带隙基准 / 低温漂

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带隙基准因良好的电源抑制性能、精准输出、较强的温度独立性而被广泛应用于大规模集成电路中。文献[1]提出了与绝对温度呈平方关系的补偿电流，降低了高次项对基准电压的影响，但是该方法使用了大量的双极性晶体管，无法与标准CMOS工艺相兼容，限制了其应用范围。文献[2]提出了使用正负温度系数电阻来抵消PN结负温度系数，该方法受工艺制约，成品率受工艺波动影响，所以需要添加许多修调电路(trim net, TN)来保证精度，增加了设计难度。本文基于0.35 μm标准CMOS工艺提出一种具有高低温补偿功能的带隙基准源，采用正负温度系数电流相比较的方法控制补偿电流进行补偿，降低温度高次项对基准电压的影响，同时应用预稳压电路提高了带隙基准源的电源抑制比。

1 带隙基准及高阶曲率补偿原理

传统带隙基准利用相反温度系数电压相加得到[3]。双极性晶体管正向偏置基极发射极电压(base and emit voltage, VBE)具有负温度特性，其值受半导体掺杂浓度、温度的影响，室温下约为-2 mV/℃；相同集电极电流，不同尺寸VBE差值(delta base and emit voltage, ΔV_BE)具有正温度特性，该值不受温度变化的影响，约为0.087 mV/℃。BE结电压与温度相关表达式为[4]

式中：V_g0为硅在绝对零度的带隙电压；T₀为参考温度, 单位为摄氏度；η为工艺相关参数, 根据不同工艺该值在3.6~4之间；α为晶体管集电极电流温度参数；V_T为热电压, 常温下约为25.8 mV[5]。

(1) 式对应曲线如图 1a)所示。V_BE对温度的一阶导数可表示为

结合0.35 μm标准CMOS工艺, 将工艺参数值代入(2)式, 对应曲线如图 1b)所示, 工艺参数值在表 1列出。在-55~125℃温度区间内, V_BE的温度一次导数小于0, 解释了V_BE随温度单调递减趋势。

ΔV_BE与温度成一次线性相关, 表达式为

式中, N_R为产生与绝对温度呈正比电压(proportional to absolute temperature, PTAT)时所使用的电阻比例值; M为温度无关系数; n为V_BE1与V_BE2发射极等效面积比值。

一阶带隙基准电压曲线如图 1c)所示。V_BE与ΔV_BE相加可消除(1) 式中一阶温度系数的影响, 即引入常数M与(2)式相加, V_BE的温度一次导数沿纵坐标上移, 与横轴产生交点, 如图 1d)所示。为了满足一阶带隙基准电压最优精度要求, N_RM取值范围为1.8×10^-3×(1±20%)。这解释了一阶带隙基准总是表现出先上升, 后下降的趋势, 但高次项仍对基准电压产生影响。对(1)式进行泰勒展开, 并对温度系数进行合并, V_BE可表示为

式中：V_BE0为参考温度下(1) 式中常数项合并值；β_n为泰勒展开后温度系数合并值。

(6) 式更加直观地表明, 温度偏离参考温度温度越大, 系统产生的误差越大, 凸显了传统带隙基准仅消除一阶温度系数的局限性。

针对传统带隙基准的局限性, 本文提出了一种具有高低温补偿功能的带隙基准电压源, 补偿结构如图 2所示。

在基准电压的高低温区域内引入额外的补偿电流I_CH，I_CL, 对基准电压进行曲率修正, 并且在高低温区域使用了相反温度系数的补偿电流改善了不同温区带隙基准电压的温度特性[6]。在-55~125℃范围内, 通过比较相反温度系数电流控制对应开关将基准电压补偿区间分为3段, 分别是低温补偿区间、中温不补偿区间、高温补偿区间。

如图 3a)所示, 低温区间T≤T_LOW时, K₂I_PTAT < K₄I_CTAT, N₅, N₆管无法提供P₅, P₆管所需电流, P₅, P₆管进入线性区, P₅, N₆管漏端电压升高至电源电压, 缓冲器发生翻转控制I_CL支路对输出节点进行补偿; 在高温区间T≥T_HIGH时, K₁I_PTAT>K₃I_CTAT, N₃, N₄管进入线性区, P₃, N₄管漏端电压升高至电源电压, 缓冲器发生翻转控制I_CH支路对输出节点进行补偿, 补偿后基准电压如图 3b)中V_{ref_-OP}所示。

输出电压表达式及温度特性表达式推导如下

式中: V_ref为一阶带隙基准电压; I_CL为低温区间补偿电流; I_CH为高温区间补偿电流; M₁, M₂为比例系数。

结合(1)~(2)式对(7)式求导

(7) 和(9)式对应高阶基准曲线及其一阶导数曲线如图 4所示。

在低温区间内, 引入绝对温度互补型电流(complementary to absolute temperature, CTAT)对一阶带隙基准进行补偿, 使其对应导数曲线在区域内快速衰减, 这样保证了低温区间基准电压能获得最小变化量, 优化了基准电压-温度稳定性[7-9]; 在高温区间内, 通过分析(1)式的二阶导数关系(见(11)式), 可知高温区间导数更接近常数, 采用PTAT电流对一阶带隙基准进行补偿是较为合理的高阶补偿方式。

在全温度区间内, 通过配置合适的M₁, M₂数值, 可以极大地减少带隙基准电压的绝对值变化量, 并且补偿结构使用了电阻比例值N_R, 消除了电阻的温度系数对系统的影响, 提高了基准电压的输出精度。通过配置K₁, K₂, K₃, K₄, 可以获得精确的温度补偿点T_LOW, T_HIGH, 这便于控制补偿电路在合理区间内对一阶带隙基准电压进行补偿, 获得最优化的带隙基准电压。

V_BE及一阶带隙基准电压函数曲线

工艺参数值

高低温补偿结构

高低温补偿原理

高低温补偿带隙基准

2 整体电路及仿真结果

基于上述原理所搭建的高阶补偿带隙基准电路如图 5所示。考虑了0.35 μm CMOS工艺中寄生三极管增益较低, 占用面积较大, 本结构采用了源栅漏短接的PMOS作为硅带隙电压的产生源[6]。I_COMP1, I_COMP2对应图 2中高温补偿电路、低温补偿电路。通过运放A₁, A₂, A₃的电压钳位作用, 保证了A, B, C三点电压、D, E两点电压误差小于500 μV。

sub-1、sub-2、sub-3分别为一阶带隙基准支路、低温补偿电流支路、高温补偿电流支路, 对应表达式为

式中, M₂₁为MOS管DSB₂与DSB₁的反向饱和电流I_S的比值。

输出高阶补偿带隙基准电压为上述3条支路的总和与R₀的乘积, 结合(12)~(14)式可以得到, 输出电压与电阻的温度系数无关, 温度系数仅与输入电流的温度系数相关。

图 6为高阶补偿带隙基准电路所使用的钳位运放A₁, A₂, A₃电路示意图, 并给出了低频增益以及主级点推导公式, 图 7为该运放增益与相位裕度仿真结果, 经验证该运放低频增益为88.9 dB, 相位裕度为61.6°, 环路稳定。

实现带隙基准高性能电源噪声抑制特性, 本设计采用了预稳压电路对VCC进行调制, 电路结构如图 8所示。R₅, R₆, NM₆, NM₅构成的负反馈环路提高了REG结点对地阻抗, 并且使用了自偏置结构提供了带隙基准所需静态电流, 结合图 5, PM₂₁支路静态电流由PM₉决定, 在数值上等于V_ref/R₄, I_D5推导如(17)式所示, 式中S_n为晶体管宽长比, k′为晶体管迁移率与单位栅氧电容值的乘积, 通过配置NM₆管宽长比的值, I_D5与电源电压值近似无关, 因此具有良好的电源独立特性, 数值推导如(18)式所示。

当，则有

图 8中PS₁, PS₂, PS₃, R_S, NSN₁构成启动电路, 启动阶段通过PS₃漏电流注入R₅支路, 使自偏置电流源脱离简并点, 上电结束后, V_CM3升高使得NSN₁管漏电流I_D1增大, I_D1通过镜像电流源PS₁, PS₂流入电阻R_S, 抬高PS₃栅端电压, PS₃管关闭, 启动电路关闭。

基于0.35 μm标准CMOS工艺绘制了版图设计, 如图 9所示, 其中带隙电压产生对管DSB₁, DSB₂, 运放电路输入对管PA₃, PA₄采用了共质心匹配设计, 整体版图面积为0.054 mm²。

运用Cadence IC617平台calibre仿真工具对高低温补偿带隙基准进行了全PVT(process, voltage, temperature)仿真验证。仿真结果如图 10a)~10d)所示, 补偿结构对基准电压进行了补偿, 经补偿带隙基准在全温度范围内ΔV_max=406 μV, 温度系数为1.8×10^-6/℃。当温度低于-2.4℃时, 低温补偿电路进行工作; 当温度处在-2.4~72.6℃之间时, 高低温补偿电路不工作; 当温度高于72.6℃时, 高温补偿电路进行工作。图 10e)电源抑制比(power supply rejection ratio, PSRR)仿真结果说明: 应用预稳压电路, 提高了带隙基准电路的电源抗噪性能, 低频带为-114 dB(在10 Hz下), 高频带为-18 dB(在100 MHz下)。图 10f)电源电压抑制性能仿真结果说明；在2.6~5.0 V的电源电压变化范围内, 输出基准电压变化仅为47 μV, 即基准电压在ΔV=2.4 V的电源电压变化范围内, 电源抑制特性仅为19.6 μV/V, 由于带隙基准电路电流源均采用共源共栅结构, 增大了电流源内阻, 降低了电源电压波动对基准电压输出值的影响。

表 2为本文与文献[2]曲率补偿、文献[7]电压曲率补偿、文献[9]分段补偿带隙基准源的参数比较结果，综合比较，本文提出的高低温补偿带隙基准源在温度系数、PSRR方面具有更好的性能。

整体电路

运放结构

增益相位曲线

启动电路及自偏置电流源

高低温补偿带隙基准电路版图

高低温补偿带隙基准仿真结果图

不同补偿带隙基准源的性能

3 结论

本文基于分段补偿技术设计了一款高低温补偿带隙基准源，在设计温度范围内温漂系数仅为1.8×10^-6/℃，高性能运放及预稳压电路的使用提高了带隙基准源精度及电源抑制性能。该设计补偿结构简单、稳定，补偿点易于控制，可广泛应用于高精度集成电路中。

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All Tables

工艺参数值

不同补偿带隙基准源的性能

All Figures

	图1 V_BE及一阶带隙基准电压函数曲线
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	图2 高低温补偿结构
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	图3 高低温补偿原理
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	图4 高低温补偿带隙基准
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	图5 整体电路
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	图6 运放结构
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	图7 增益相位曲线
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	图8 启动电路及自偏置电流源
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	图9 高低温补偿带隙基准电路版图
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	图10 高低温补偿带隙基准仿真结果图
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