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随着我国航空航天事业的快速发展，广泛应用于航天器中的芯片通常需要具备高可靠性，以对抗宇宙空间中存在的各种高能粒子对芯片的影响，甚至损毁[1]。同时为了确保制造后芯片的质量，往往需要对其进行测试，而内建自测试(built-in self test, BIST)技术在设计电路时增加测试图形发生器、比较器等模块，使电路具备测试自身的能力，其中测试图形发生器是BIST最关键的部分[2]。为了使待测试电路在高辐射环境中依然可以高可靠地完成芯片自测试，BIST中常用的测试图形发生器，即线性反馈移位寄存器(linear feedback shift register, LFSR)，其抗辐射加固设计也变得尤为重要[3]。

单粒子翻转(single event upsets, SEU)是最为常见的一种空间辐射效应，是由辐射引起的半导体器件逻辑状态的变化[4]。用于航空航天等高辐射环境中的存储器、时序逻辑等电路往往需要考虑SEU带来的问题，因为一旦锁存器锁存了翻转的错误信号，就有可能在时钟有效沿被输出，从而造成电路失效[5]。LFSR主要是由触发器与异或门反馈连接而构成的测试图形发生器，常用于伪随机测试序列的生成[6]。为避免因辐射带来的问题，针对LFSR的结构需要分别对组合逻辑和时序逻辑进行抗辐射加固设计。

本文针对通用LFSR分别提出抗辐射加固的D触发器电路、POR电路与异或门电路设计，并组成抗辐射加固的LFSR结构，增加上电复位功能、随机序列生成的启动与暂停功能，增强BIST电路的灵活性和可靠性。在电路级采用冗余、双互锁存储单元(dual interlocked storage cell, DICE)、位线分离的多种加固技术，在版图级采用增加保护环、增大互补敏感节点距离、减小敏感节点面积的加固技术对LFSR进行抗辐射加固设计，解决了高能粒子轰击导致LFSR出现系统错误的问题，使得加固后的LFSR电路能够抵抗SEU的影响，在解决电路测试或序列生成等问题的同时大大提高了LFSR在辐射环境下的稳定性与可靠性。

1 LFSR中关键模块抗辐射加固设计

1.1 SEU效应分析

辐射环境下，高能粒子撞击电路内部节点时，可能会导致该节点发生错误的翻转。SEU效应是一种常见的辐射效应，以CMOS反相器为例，假设初始状态输入V_in为高电平，输出应为低电平，由于PMOS管坐落在N阱中，且其源端和衬底均与V_DD相连，因此PMOS的漏端与衬底形成了一个反偏的PN结，并产生电场。如果有高能粒子照射到PMOS管的漏端时，会在其中产生大量的电子-空穴对，部分电子-空穴对会在电场的作用下进行漂移运动，即空穴向漏端移动，电子向衬底方向移动。此时PMOS漏端由于空穴的聚集电位不断升高，当电位超过一定阈值之后，输出会翻转到高电平，产生错误的输出结果[7]。

在了解SEU效应对基础电路元件的影响后，可以预见在更为复杂的时序电路中，这种效应将带来更为严重的后果。传统的LFSR电路结构简单，主要由级联的D触发器和异或门构成，能够生成除全零状态以外的伪随机数序列，被广泛应用于序列生成或BIST的测试图形发生器等设计中[8]，在受到高能粒子冲击的情况下易导致寄存器或组合逻辑单元中数据发生错误翻转，使LFSR产生其他序列，从而影响BIST工作时的测试结果，并且由于时序电路的特殊性，错误的状态会一直保存在电路中直到寄存器被复位，因此对应用于辐射环境中的LFSR进行抗辐射加固设计至关重要。

1.2 D触发器电路级加固设计

D触发器是LFSR中常用的存储元件，目前针对抗SEU的时序单元设计中，DICE结构因抗辐射效果较好，且面积和速度等开销较小而被广泛采用。本文采用12管DICE结构进行锁存器设计，主要通过四点冗余的方式对数据备份处理，D与D′为1对反相输入，通过时钟控制数据输入到锁存器中，当任意节点X受到高能粒子干扰导致数据翻转时，其他3个节点能够通过反馈机制将数据拉回正确的状态[9]。

本设计在12管DICE结构锁存器的基础上增加了复位与置位端，如图 1所示。抗辐射加固的D触发器电路主体由2个带复位和置位端的DICE结构锁存器作为主、从2级串联而成，由时钟控制主级与从级的通断，电路如图 2所示。其中RN和RS分别为高电平有效的POR电路产生的复位信号和外部复位信号，复位信号有效时会把锁存器状态置为0，SN为低电平有效的置位信号，其有效时会把锁存器状态置1。

此外，在传统的锁存器结构中，同一输入节点往往互相连通，这样做虽然能够有效地减小版图上的开销，但是当其中1个输入节点受到高能粒子干扰而发生翻转时，会导致其他输入节点的逻辑状态也发生翻转，大大降低了电路的可靠性。因此本文对输入信号与时钟信号采用位线分离的方式进行加载，即将同一信号拆分到2个不同的线路，并利用传输门分别传输的方式，使输入信号相互独立、彼此之间互不干扰，解决了输入节点对SEU的敏感性问题。

对于时序电路来说，调整合适的晶体管尺寸以获得优化的时序信息至关重要，因此NMOS和PMOS晶体管的驱动能力差异成为设计时需重点考虑的因素。NMOS的载流子为电子，其迁移率通常高于PMOS的载流子空穴[10]，这种差异不仅影响了晶体管的开关速度，也直接关系到电路的时序性能，通常迁移率定义为

(1)

式中: m为载流子的有效质量, 由于空穴的有效质量约是电子的2倍, 有μ_n=2.7μ_p。众所周知, 转换时间是衡量电路时序信息的一个重要指标, 其包括上升时间t_r与下降时间t_f。优化的时序单元要尽量平衡t_f与t_r, 本文通过调整输出端的反相器尺寸以得到近似相等的t_r与t_f。其中t_f通常由2个阶段组成, 其中一段为90%的V_DD到V_DD-V_th, 另一段为V_DD-V_th下降到10%V_DD, 这2段下降时间分别用t_f1与t_f2来表示。以反相器为例, 在t_f1阶段, NMOS管工作在饱和区, 根据电荷守恒可得

(2)

(3)

(4)

在t_f2阶段, NMOS管工作在线性区，有

(5)

(6)

(7)

t_r与t_f的推导方式类似, 可得出t_r为

(8)

由(7)~(8)式可知, 当K_P=K_N时, t_r与t_f相等, 由上述载流子情况分析可知μ_n=2.7μ_p, 则有W_n≈2.7W_p。为了减小版图面积, 电路除输出端反相器上的MOS管取W_n≈2.7W_p, 其余MOS管均为最小尺寸。

为了验证所设计电路的抗SEU功能, 在图 1电路的A₀节点处采用双指数脉冲源来模拟SEU, 其模型可由(9)式来表示。

(9)

式中: Λ表示线性能量传递(linear energy transfer, LET); I_t表示t时刻的电流; Q为总电荷量; τ_α为电荷收集时间常数, 反映电流源响应的快慢; τ_β为电荷轨迹建立时间常数, 是逻辑门达到稳态所需要的时间, 本文取τ_α=20 ps, τ_β=100 ps。对A₀节点施加合适的脉冲后, 分别对抗辐射加固D触发器与传统的传输门结构D触发器进行仿真, 本文电路设计及仿真均基于SMIC 0.18μm工艺, 其中工艺角为TT, 温度为-55 ℃, 电源电压1.8 V, 采用Cadence Spectre仿真器进行仿真, 仿真波形如图 3所示。

由仿真结果可知2种D触发器的所选节点在不同时刻遭受了脉冲电压约为2.8 V, 脉冲宽度约为0.2 μs的脉冲干扰, 传统结构的D触发器输出发生了错误的翻转, 而DICE结构的D触发器在敏感节点受到干扰时, 能利用自身机制恢复输出状态, 具有良好的抗SEU功能, 适于在抗辐射LFSR设计中应用。

图1 具有复位和置位功能的DICE结构锁存器原理图

图2 抗辐射加固的D触发器原理图

图3 传统和加固的D触发器仿真结果

1.3 D触发器版图级加固设计

为了增强其抗SEU的能力, 对D触发器进行进一步抗辐射加固设计, 在版图级采用如图 4所示的保护环结构。

当单粒子辐射效应作用在n⁺器件, 有源区的电位不断下降, 当电位下降至0 V以下时, 隔离环与衬底形成寄生二极管。p⁺隔离环与衬底之间形成的寄生二极管在导通时, 为电子提供了一个低电阻路径, 这使得电子被p⁺隔离环吸收并传输到GND, 从而有效保护了隔离环外部的电路组件。同样, 当PMOS器件受到单粒子辐射影响时, n⁺隔离环与N阱之间形成的寄生二极管为注入的空穴提供了额外的传输路径, 有效降低了电路敏感节点发生翻转的概率。

此外, 电路级加固设计主要考虑单个敏感节点受干扰的情况, 而在实际应用中同一时刻可能会有多个敏感节点受干扰, 若互补的敏感节点同时受干扰而积累电荷导致电荷量超过阈值时, 可能导致DICE结构无法恢复到正确的输出。因此在版图设计时, 进一步采用减小敏感节点的面积, 增大互补敏感节点之间距离的方式增强抗SEU的能力, 本文基于SMIC0.18 μm工艺完成抗辐射加固D触发器的版图设计, 如图 5所示。

图4 p+保护环原理

图5 抗辐射加固的D触发器版图

1.4 LFSR中POR电路加固设计

电源在上电的过程中存在一个不稳定的变化过程, 在这个过程中移位寄存器可能会接收到不正确的输入数据或状态, 导致寄存器进行数据位移和读取, 进而产生系统错误[11]。POR电路可以确保移位寄存器在电源电压稳定后的初始状态是已知的, 这对于系统的正常启动和数据处理至关重要。

传统的POR电路结构如图 6a)所示, 在上电过程中, C0将被充电, 其时间常数为R_R0C_C0, 但C0的充电速度远小于V_DD的上电速度, X节点电压V_X会随着V_DD逐渐增大, 当V_X超过NMOS管阈值电压时, N0导通, RN输出低电平。当V_DD稳定后, 由于C0继续充电，V_X不断减小, 当V_X低于NMOS管阈值电压时N0关断, RN输出高电平, 此时C1以很小的时间常数R_R2C_C1充电, RN保持一段时间后会迅速回到低电平, 完成给移位寄存器复位的功能。传统的POR电路在X节点受电流脉冲干扰时, 如图 7a)所示, 可以看到RN由于脉冲的影响在稳定后又出现了一次高电平的翻转, 这个异常的翻转会导致LFSR接收到一个不期望的复位信号, 进而影响整个电路的正常工作。

为了解决传统POR电路对SEU表现出的敏感性问题, 本文提出了如图 6b)所示的POR电路, N0与P0采用小的宽长比来实现在工作区时的大电阻, 其余MOS管均取最小尺寸。上电过程中, V_X随V_DD上升, V_Y一直为低电平致使N3导通, RN输出低电平。V_DD稳定后, C0被充电, 时间常数为R_N0C_C0, V_X不断下降, 当下降到一定值后P0导通, C1开始充电导致V_Y变为高电平, 此时N2导通、N3关断RN输出高电平, 随着C2不断充电RN会被重新拉到低电平, 因此可在辐射发生时为LFSR提供正确的复位信号。

加固的POR电路在X节点受到脉冲电压为2 V的电流脉冲干扰时导致V_X翻转为高电平, 如图 7b)所示, 此时P0关断, C1没有放电回路, RN不会出现错误翻转。同时Y点在工作时本就为高电平, 所以脉冲干扰到Y点时不会对RN产生影响, 故所提出的加固POR电路能很好地对抗SEU影响, 避免了异常复位信号的产生而干扰LFSR正常工作, 提高了电路的可靠性。

图6 传统和抗辐射加固的POR电路原理图

图7 传统和抗辐射加固的POR电路仿真结果

1.5 异或门电路加固设计

异或门电路在LFSR中起着实现线性运算的作用, 传统的互补CMOS异或门在任意输入节点被高能粒子攻击时通常会导致电路中互补的MOS管(例如A和A_-控制的MOS管)状态同时翻转, 导致输出错误翻转。故传统异或门用于LFSR时若受到高能粒子干扰时会导致反馈回寄存器的值发生错误, 使LFSR产生错误序列值, 故本文采用冗余设计的思想对互补CMOS结构异或门进行抗辐射加固设计。

抗辐射加固的异或门电路原理图如图 8a)所示, 所有MOS管均取最小尺寸, 并在输入端采用位线分离技术, 使各输入信号互不干扰。对抗辐射加固的异或门电路施加与互补CMOS结构异或门相同的脉冲信号后的仿真结果如图 8b)所示, 当A_-0节点受脉冲干扰导致状态翻转为高电平时, P4关断、N4开启, 此时虽然上拉网络被P4阻断, 但互补节点A_-1的存在使得N5阻断了放电回路, 输出逻辑状态维持在高电平, 加固后的异或门电路能够很好地抵抗单节点的SEU。

虽然加固后的异或门电路对单节点的SEU具有抵抗性, 但在多个节点同时受到高能粒子轰击时还是会导致错误的输出, 因此在版图上采用加保护环、增大互补节点(例如A₀, A₁)距离的方式进行加固设计, 抗辐射加固异或门版图如图 9所示。

图8 抗辐射加固的异或门电路设计与仿真结果

图9 抗辐射加固的异或门版图

2 抗SEU的7阶LFSR设计与仿真

LFSR是一种由寄存器和反馈网络组成的随机序列生成器, 广泛应用于BIST或其他应用的伪随机数生成、错误检测等领域, 它通过移位操作和线性运算后反馈生成伪随机序列, 且输出序列可以通过初始状态和(10)式所对应的多项式完全确定, 式中c_i={1, 0}表示是否存在异或门反馈连接。

(10)

本文将以抗辐射加固的7阶LFSR设计为例进行仿真验证, 其中的异或门、寄存器、POR电路均采用前文所提出的加固结构。以(11)式所示的7阶LFSR的本原多项式为例, 给出7阶LFSR的电路设计如图 10所示。

(11)

由于LFSR反馈网络的特殊性, 当寄存器中所存的状态均为零时, LFSR将一直循环全零的状态, 根据此特性, 本设计引入低电平有效的外部置位端SN与高电平有效的外部复位端RS。RS有效时会将全部寄存器的状态都置为0, 此时LFSR处于暂停工作状态, 避免动态功耗的产生。而SN有效时会将全部寄存器的状态置为1, 此时LFSR开始生成伪随机序列。

为了验证所设计的7阶LFSR的基本功能, 本文将重点关注LFSR输出序列的基本特性, 以及对引入外部置位端SN和复位端RS后的行为表现进行仿真验证。1个7阶的LFSR在连续运行过程中将产生2⁷-1个不同状态的序列, 如图 11所示，在给定D0~D6全1的状态后, 经过127时钟个周期(即2 μs×127=254 μs)后来到最后状态“1111110”, 随即在下一个时钟信号到来时重复生成上一周期的测试向量。

图 12a)所示的仿真结果展示了POR与外部置位端在LFSR中的行为表现，在电源电压稳定前，利用脉冲源干扰D0节点，使其逻辑状态出现错误的翻转，可以看到这个错误的翻转会随着时钟上升沿时传递到下一级，如果这个错误翻转不被处理将会导致LFSR的初始状态不可预测，进而干扰正确的序列生成和后续测试。POR电路的引入使得在电源电压稳定的一段时间后产生了一个复位信号，电路中错误的状态被清零，实现了LFSR初始状态恒为“0000000”。上电复位动作完成后，由于储存了全零的状态，LFSR不会立即产生伪随机序列，只有当外部置位信号有效使得寄存器全部被置为1时，LFSR才会开始生成伪随机序列，外部置位信号的引入实现了生成序列的可控，增强了伪随机序列的可预测性。

为了避免LFSR在空闲状态时工作所产生的功耗，如图 12b)所示，本文引入了外部复位端RS，其利用了LFSR在全零状态时无法继续工作的特性，当RS有效时会将所有寄存器的状态置为0，使得LFSR在下一个置位信号SN有效前停止生成伪随机序列，RS与SN搭配实现了LFSR的开关可控，有效避免了不必要的功耗。

相较于传统结构的7阶LFSR，本文的7阶抗辐射加固LFSR最大的优势就是能抵抗SEU的影响，具有更高的可靠性，能够应用在辐射环境中，但由于电路结构变复杂，元器件数量增加，不可避免地会损失一些基础性能，尤其是时序上的损失。传播延时是衡量LFSR工作速度的一个关键指标，本文在时钟信号的转换时间为50 ns时分别测量了传统结构LFSR和抗辐射加固LFSR的最低位Q0和最高位Q6的传播延时。传统LFSR的传播延时仿真结果如图 13所示，其最低和最高位输出Q0和Q6的传播延时分别为3.713 9 ns和3.764 4 ns，结果表明传统LFSR的路径延时极小，Q0与Q6的传播延时仅相差约0.002 5 ns。抗辐射加固LFSR的传播延时仿真结果如图 14所示，其最低和最高位输出Q0和Q6的传播延时分别为4.250 3 ns和4.447 1 ns，与传统LFSR相比，Q0延时增加了0.536 4 ns(约14.4%)，Q6延时增加了0.730 6 ns(约19.7%)这表明抗辐射加固LFSR的传播延时较传统结构LFSR会略有增加，但总体仍保持在可接受的范围。此外，抗辐射加固LFSR中Q0与Q6的传播延时差距约为0.2 ns，这表明由于电路结构复杂，信号传播路径边长，路径延时大大增加。综上所述，虽然本文的抗辐射加固LFSR在例如时序信息的基础性能上略逊于传统结果的LFSR，但由于其具有良好的抗SEU功能，能够广泛应用在辐射环境中。

图10 抗辐射加固7阶LFSR电路结构图

图11 7阶LFSR总体功能仿真

图12 7阶LFSR外部信号功能的仿真

图13 传统结构LFSR的传播延时仿真波形

图14 抗辐射加固的LFSR传播延时仿真波形

3 结论

本文主要针对高辐射环境下应用的LFSR进行抗辐射加固设计。通过分析SEU效应，分别设计了抗辐射加固的D触发器、POR电路、异或门电路，用于构建抗辐射加固的LFSR电路。在电路级与版图级采用了多种加固技术，有效解决了传统LFSR易受高能粒子轰击而使所生成的测试序列发生错误的问题，保障了BIST电路能够正确进行测试生成。采用以电流脉冲模拟单粒子效应的方法，验证所设计的LFSR具有抗SEU功能，并且通过引入外部置位端SN和复位端RS极大地增强了应用于BIST结构中的LFSR的灵活性与可控性，有效降低了功耗并提高了测试结果的可预测性，所设计的抗辐射LFSR具有一定的工程应用价值。

References

All Figures

	图1 具有复位和置位功能的DICE结构锁存器原理图
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	图2 抗辐射加固的D触发器原理图
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	图3 传统和加固的D触发器仿真结果
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	图4 p+保护环原理
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	图5 抗辐射加固的D触发器版图
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	图6 传统和抗辐射加固的POR电路原理图
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	图7 传统和抗辐射加固的POR电路仿真结果
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	图8 抗辐射加固的异或门电路设计与仿真结果
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	图9 抗辐射加固的异或门版图
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	图10 抗辐射加固7阶LFSR电路结构图
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	图11 7阶LFSR总体功能仿真
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	图12 7阶LFSR外部信号功能的仿真
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	图13 传统结构LFSR的传播延时仿真波形
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	图14 抗辐射加固的LFSR传播延时仿真波形
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